Dan NICULA
ELECTRONIC
˘
A DIGITAL
˘
A
Carte de ˆınat¸˘atur˘a 2.0
Editura Universit˘at¸ii TRANSILVANIA din Bra¸sov
ISBN 978-606-19-0563-8
2015
Lect¸ia 6
Analiza circuitelor logice combinat¸ionale
6.1 Not¸iuni teoretice
Analiza circuitelor logice combinat¸ionale const˘a ˆın determinarea comportamentului circuitului pe baza structurii aces-
tuia (port¸i logice interconectate). Comportamentul circuitului logic combinat¸ional poate descris prin funct¸ia de
transfer, diagrama V-K, tab elul de adev˘ar ¸si diagrame de timp ale semnalelor de intrare ¸si de ie¸sire.
Analizarea circuitelor logice combinat¸ionale include ¸si explicarea potent¸ialelor st˘ari de hazard combinat¸ional.
Hazardul combinat¸ional static reprezint˘a o stare logic˘a a arei aparit¸ie nu poate explicat˘a prin algebra Boolean˘a.
Cauza hazardului static o reprezina existent¸a ailor de propagare ˆıntre o intrare ¸si o ie¸sire cu timpi de propagare
diferit¸i. Depistarea hazardului combinat¸ional se poate face:
Pe circuit, dac˘a se identific˘a dou˘a ai de propagare ˆıntre o intrare ¸si o ie¸sire cu timpi de propagare diferit¸i.
Analitic, dac˘a expresia funct¸iei se reduce la una din expresiile X + X = 1 sau X · X = 0 (prin particularizarea
valorilor unor intr˘ari).
Pe diagrama V-K, dac˘a se identific˘a dou˘a suprafet¸e disjuncte adiacente (al˘aturate, dar nesuprapuse).
Eliminarea hazardului se face cu un cost adit¸ional de p ort¸i logice.
Pe circuit, se include ˆınc˘a o cale ˆıntre intrare ¸si ie¸sire care a fie independent˘a de variabila ce produce hazard
combinat¸ional static.
Analitic, ˆın expresia ”sum˘a de produse” se adaug˘a un produs format cu variabilele ˆın starea care genereaz˘a
expresia echivalent˘a X + X.
Pe diagrama V-K, se define¸ste o suprafat¸˘a suplimentar˘a care a cuprind˘a asut¸ele apart¸inˆand init¸ial unor
suprafet¸e distincte, dar al˘aturate.
6.2 Pentru cei ce vor doar a promoveze examenul
1. Circuitului din figura 6.1-a i se aplic˘a semnalele de intrare A, B, C ¸si D avˆand formele de und˘a prezentate ˆın
figura 6.1-b. a se determine formele de und˘a ˆın punctele G
1
, G
2
, G
3
, G
4
¸si Y .
Solut¸ie
Pe baza circuitului, se determin˘a funct¸iile logice ale semnalelor:
78 LECT¸ IA 6. Analiza circuitelor logice combinat¸ionale
Figura 6.1 a) Circuitul, b) formele de und˘a (problema 1).
G
1
= A + B
G
2
= C
G
3
= G
1
· C
G
4
= G
2
· D
Y = G
3
+ G
4
Pe baza ecuat¸iilor ¸si a formelor de und˘a ale semnalelor de intrare, se deduc formele de und˘a asociate, prezentate
ˆın figura 6.2.
Figura 6.2 Formele de und˘a rezultate la problema 1.
Alternativ, se pot centraliza datele ˆıntr-un tabel de adev˘ar. Coloanele asociate intr˘arilor A, B, C, D se com-
pleteaz˘a cu toate cele 2
4
= 16 combinat¸ii posibile, ˆın ordinea codurilor. Coloanele asociate ie¸sirilor se completeaz˘a
pe baza ecuat¸iilor funct¸iilor logice, particularizˆand intr˘arile pentru fiecare and al tabelului.
Nr. A B C D G
1
= A + B G
2
= C G
3
= G
1
· C G
4
= G
2
· D Y = G
3
+ G
4
0 0 0 0 0 1 1 1 1 0
1 0 0 0 1 1 1 1 0 1
2 0 0 1 0 1 0 0 1 1
3 0 0 1 1 1 0 0 1 1
4 0 1 0 0 1 1 1 1 0
5 0 1 0 1 1 1 1 0 1
6 0 1 1 0 1 0 0 1 1
7 0 1 1 1 1 0 0 1 1
8 1 0 0 0 1 1 1 1 0
9 1 0 0 1 1 1 1 0 1
10 1 0 1 0 1 0 0 1 1
11 1 0 1 1 1 0 0 1 1
12 1 1 0 0 0 1 1 1 0
13 1 1 0 1 0 1 1 0 1
14 1 1 1 0 0 0 1 1 0
15 1 1 1 1 0 0 1 1 0
2. a se pun˘a ˆın evident¸˘a hazardul static pentru fiecare din urm˘atoarele funct¸ii ¸si a se determine circuite echivalente
din punct de vedere logic, dar care elimin˘a hazardul combinat¸ional.
a) F
a
(A, B, C, D) =
(5, 7, 13, 15);
b) F
b
(A, B, C, D) = B · C · D + A · B · C + B · C.
3. Determinat¸i funct¸ia logic˘a implementat˘a de circuitul logic combinat¸ional prezentat ˆın figura 6.3.
6.3. Pentru cei ce vor a ˆınvet¸e 79
c)
Figura 6.3 Circuit logic combinat¸ional referit la problema 3.
6.3 Pentru cei ce vor a ˆınvet¸e
1. a se analizeze circuitul combinat¸ional prezentat ˆın figura 6.4-a. a se explice aparit¸ia hazardului combinat¸ional
static utilizˆand diagramele de timp ale semnalelor ¸si diagramele V-K. a se propun˘a o solut¸ie de eliminare a
hazardului combinat¸ional.
a) b)
c) d)
Figura 6.4 Problema 1: a) Circuitul, b) Diagrama V-K, c) Circuitul ar˘a hazard combinat¸ional, d) Diagramele temporale
(detaliu).
Solut¸ie
Depistarea hazardul combinat¸ional static:
Pe circuit, se observ˘a aile de propagare de la intrarea B spre ie¸sirea circuitului: una prin port¸ile G2/NOT,
G3/AND ¸si G5/OR, cealalt˘a prin port¸ile G4/AND ¸si G5/OR. Deci, exist˘a ˆıntre o intrare ¸si o ie¸sire dou˘a
ai cu timpi de propagare diferit¸i.
Analitic, se observ˘a ca prin particularizarea A = 0 ¸si C = 1 funct¸ia F (A, B, C) = A · B + B · C devine
F (0, B, 1) = 1 · B + B · 1 = B + B = 1.
Pe diagrama V-K, se observ˘a dou˘a suprafet¸e adiacente disjuncte A · B ¸si B · C.
Eliminarea hazardului se face cu un cost adit¸ional de port¸i logice.
Pe circuit, se include ˆınc˘a o cale ˆıntre intrare ¸si ie¸sire care a fie independent˘a de variabila ce produce
hazard combinat¸ional. Se obt¸ine circuitul din figura 6.4-c.
Analitic, ˆın expresia ”sum˘a de produse” se ˆınsumeaz˘a termenul suplimentar determinat de condit¸ia de
hazard A = 0 ¸si C = 1, adic˘a A · C.
80 LECT¸ IA 6. Analiza circuitelor logice combinat¸ionale
Pe diagrama V-K, se consider˘a suprafat¸a suplimentar˘a care cuprinde asut¸ele apart¸inˆand init¸ial unor
suprafet¸e distincte dar al˘aturate: A · C cont¸ine ate o asut˘a apart¸inˆand fiec˘arei suprafet¸e al˘aturate, ca ˆın
figura 6.4-b.
Formele de und˘a pentru condit¸ia de aparit¸ie a hazardului condit¸ionat (A = 0, C = 1) sunt prezentate ˆın figura
6.4-d. Se remarc˘a aparit¸ia pulsului de hazard combinat¸ional dup˘a comutarea semnalului A din 1 ˆın 0.
2. a se determine dac˘a circuitul din figura 6.5-a produce hazard static.
ˆ
In caz afirmativ, a se propun˘a o modificare
a circuitului astfel ˆıncˆat a fie eliminat hazardul.
Solut¸ie
Din structura circuitului se deduce expresia funct¸iei logice:
F = A · B · A · C = A · B + A · C
Diagrama V-K din figura 6.5-b prezint˘a dup˘a minimizare dou˘a suprafet¸e adiacente disjuncte, ceea ce indic˘a
faptul a se poate genera hazard static 1 and se comut˘a ˆıntre mintermii 7 (ABC = 111) ¸si 3 (ABC = 011).
ˆ
In
acest caz F (A, 1, 1) = A · 1 + A · 1 = A + A = 1 care ia valoarea nepermis˘a 0 la comutat¸ia variabilei A de la 1 la
0.
Hazardul se p oate elimina prin ad˘augarea unui implicantul prim la forma minim˘a B · C, rezultat din considerarea
suprafet¸ei care include mintermii 7 ¸si 3. Se obt¸ine funct¸ia F = A · B + A · C + B · C cu implementarea prezentat˘a
ˆın figura 6.5-c.
a) b) c)
Figura 6.5 a) Circuit, b) Diagrama V-K, c) Circuit ar˘a hazard combinat¸ional static (problema 2).
3. a se pun˘a ˆın evident¸˘a hazardul static pentru fiecare din urm˘atoarele funct¸ii ¸si a se determine circuite echivalente
din punct de vedere logic, dar care elimin˘a hazardul combinat¸ional.
a) F
a
(A, B, C, D) =
(5, 7, 8, 9, 10, 11, 13, 15);
b) F
b
(A, B, C, D) =
(0, 2, 4, 6, 12, 13, 14, 15);
c) F
c
(A, B, C, D) = (A + B + D) · (A + C · D) · (A + B + C);
d) F
d
(A, B, C, D) = (A + B + D) · (A + B + C + D) · (A + C) · (B + C);
Solut¸ie
a) Diagrama V-K asociat˘a funct¸iei este prezentat˘a ˆın figura 6.6-a. Minimizarea prezint˘a dou˘a suprafet¸e adiacente
disjuncte. F
a
(A, B, C, D) = A · B + B · D. Hazardul apare ˆın condit¸ia A = D = 1, la comutarea lui B ˆıntre cele
dou˘a valori logice. F
a
(1, B, C, 1) = 1 · B + B · 1 = B + B = 1
a) b)
Figura 6.6 Diagrame V-K: a) minimizare, b) eliminare hazard combinat¸ional (problema 3-a).
6.3. Pentru cei ce vor a ˆınvet¸e 81
Pentru eliminarea hazardului se impune considerarea unei suprafet¸e suplimentare care a acopere part¸ial ambele
suprafet¸e adiacente, a¸sa ca ˆın figura 6.6-b:
F
a
(A, B, C, D) = A · B + B · D + A · D.
d) Funct¸ia este reprezentat˘a sub forma de ”produs de sume”. Fiecare ”sum˘a” provine din minimizarea unor
suprafet¸e cu valori logice 0.
F
d
(A, B, C, D) = (A + B + D) · (A + B + C + D) · (A + C) · (B + C) = I · II · III · IV
a) b)
Figura 6.7 Diagrame V-K: a) minimizare, b) eliminare hazard combinat¸ional (problema 3-e).
Figura 6.7 prezint˘a diagrama V-K obt¸inut˘a prin plasarea suprafet¸elor asociate implicant¸ilor primi:
I = (A + B + D), II = (A + B + C + D), III = (A + C), IV = (B + C).
Eliminarea hazardului combinat¸ional determin˘a aparit¸ia ˆınc˘a a dou˘a sume ˆın produs, sume asociate suprafet¸elor
adit¸ionale necesare pentru acoperirea asut¸elor vecine dar incluse la minimizare ˆın suprafet¸e disjuncte.
F
d
(A, B, C, D) = I · II · III · IV · V = (A + B + D) · (A + B + D) · (A + C) · (B + C) · (C + D)
4. Explicat¸i prin forme de und˘a aparit¸ia hazardului combinat¸ional ˆın circuitul din figura 6.8.
Figura 6.8 Circuit cu port¸i logice ¸si diagrame temporale pentru problema 4.
Solut¸ie
Reprezentarea grafic˘a a diagramelor de timp avˆand secvent¸a obi¸snuit˘a la intrare (000, 001, 010...111) nu garan-
teaz˘a aparit¸ia unui caz de hazard combinat¸ional deoarece aparit¸ia hazardului este determinat˘a de existent¸a unei
anumite succesiuni de stimuli la intrarea circuitului. Pentru a pune ˆın evident¸˘a hazardul combinat¸ional tre-
buie determinat˘a acea secvent¸˘a prin analiza circuitului. Se observ˘a a circuitul are dou˘a ai de propagare de
la intrarea B la ie¸sire. Aceste ai sunt validate prin port¸ile logice dac˘a A = C = 1. Succesiunea de stimuli
care va produce hazard combinat¸ional este ABC = 101, 111, 101. Figura 6.8 prezint˘a diagramele temporale
care prezint˘a punerea ˆın evident¸˘a a hazardului combinat¸ional. Aparit¸ia glitch-ului este datorat˘a timpului de
ˆınarziere adit¸ional introdus˘a de primul inversor fat¸˘a de cea de-a dou˘a cale de propagare de la intrarea B la
ie¸sire.
82 LECT¸ IA 6. Analiza circuitelor logice combinat¸ionale
5. Se consider˘a circuitele logice din figurile 6.9-a,b.
a) b)
Figura 6.9 Circuite cu port¸i logice referite la problema 5.
a) Deducet¸i expresiile logice ale semnalelor G
1
, G
2
, G
3
¸si G
4
, G
5
, G
6
, G
7
. Pe baza acestora, deducet¸i expresiile
logice ale ie¸sirilor F
1
, F
2
¸si F
3
, F
4
.
b) Listat¸i toate cele 16 combinat¸ii ale intr˘arilor A, B, C ¸si D ¸si realizat¸i tabelul de adev˘ar incluzˆand coloane
pentru semnalele interne ¸si ie¸siri.
c) Realizat¸i diagrama V-K, minimizat¸i funct¸iile F
1
, F
2
¸si F
3
, F
4
. Ar˘atat¸i a expresiile minime sunt echivalente
cu cele obt¸inute din circuit la primul punct.
F
1
F
2
Figura 6.10 Diagramele V-K ale funct¸iilor F
1
¸si F
2
referite la problema 5.
Solut¸ie
a)
G
2
= C + D
G
1
= B · G
2
= B · (C + D)
G
3
= A + B
F
1
= A + G
1
= A + B · G
2
= A + B · (C + D)
F
2
= G
2
· G
3
= (C + D) · (A + B)
b) Tabelul de adev˘ar este:
6.3. Pentru cei ce vor a ˆınvet¸e 83
Nr. A B C D G
2
= C + D G
1
= B · G
2
G
3
= A + B F
1
= A + G
1
F
2
= G
2
· G
3
0 0 0 0 0 1 0 1 0 1
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 0 0
3 0 0 1 1 0 0 1 0 0
4 0 1 0 0 1 1 1 1 1
5 0 1 0 1 0 0 1 0 0
6 0 1 1 0 0 0 1 0 0
7 0 1 1 1 0 0 1 0 0
8 1 0 0 0 1 0 0 1 0
9 1 0 0 1 0 0 0 1 0
10 1 0 1 0 0 0 0 1 0
11 1 0 1 1 0 0 0 1 0
12 1 1 0 0 1 1 1 1 1
13 1 1 0 1 0 0 1 1 0
14 1 1 1 0 0 0 1 1 0
15 1 1 1 1 0 0 1 1 0
c) Diagramele V-K asociate funct¸iilor F
1
¸si F
2
sunt prezentate ˆın figura 6.10.
Forma minim˘a a lui F
1
rezultat˘a din minimizarea cu diagrama Veitch-Karnaugh: F
1
= A + B · C · D. Expresia
init¸ial˘a se prelucreaz˘a analitic astfel: F
1
= A + B · (C + D) = A + B · (C · D) = A + B · C · D, adic˘a expresia
minim˘a.
Similar se obt¸ine forma minim˘a pentru F
2
= A · C · D + B · C · D.
F
2
= (C + D) · (A + B) = C · D · (A + B) = A · C · D + B · C · D.
6. Determinat¸i funct¸iile logice ale ie¸sirilor circuitelor combinat¸ionale prezentate ˆın figura 6.11.
a)
b) c)
Figura 6.11 Circuite cu port¸i logice referite la problema 6.
Solut¸ie
b) Ecuat¸iile semnalelor intermediare sunt:
T
1
= B · T
2
84 LECT¸ IA 6. Analiza circuitelor logice combinat¸ionale
T
2
= B + C + D
T
3
= A B
Funct¸iile logice a celor 2 ie¸siri sunt:
F
1
= A + T
1
= A + (B · T
2
) = A + (B · (B + C + D))
F
2
= T
1
(T
2
· T
3
) T
3
B = (B · (B + C + D)) ((B + C + D) · (A B)) ( A B) B
6.4 Pentru cei ce vor a devin˘a profesioni¸sti
1. Analizat¸i circuitul din figura 6.12 ¸si reprezentat¸i grafic diagrame de timp caracteristice.
Figura 6.12 Circuitul referit la problema 1.
Solut¸ie
Y (A, B, C, D, E, F ) = A · B + C · D + E · F = A · B · C · D + (E + F ) = (A + B) · (C + D) + E + F
2.
ˆ
In figura 6.13 se prezint˘a un circuit realizat cu port¸i logice ¸si formele de und˘a ale semnalelor aplicate la intr˘arile
acestuia. Forma de und˘a prezentat˘a la ie¸sirea Y este incorect˘a datorit˘a unei p ort¸i defecte din structura circuitului.
Se consider˘a a o poart˘a defect˘a prezint˘a la ie¸sire permanent valoarea 0 sau 1, indiferent de valoarea logic˘a a
intr˘arilor. a se determine poarta defect˘a.
Figura 6.13 a) Circuitul, b) formele de und˘a (problema 2).
Solut¸ie
Pe baza circuitului, se determin˘a funct¸iile logice ale semnalelor:
G
1
= A · B
G
2
= G
1
· C = A · B · C
G
3
= E
G
4
= D · G
3
= D · E
Y = G
2
+ G
4
= A · B · C + D · E
Pe baza funct¸iilor logice se completeaz˘a diagramele temporale prezentate ˆın figura 6.14.
Ie¸sirea Y
corect
= G
2
+ G
4
trebuie a propage pulsurile de 1 provenite atˆat de pe intrarea G
2
at ¸si cele de p e
intrarea G
4
. Se observ˘a ˆın forma de und˘a Y
eronat
a pulsul G
2
nu apare la ie¸sire. Se poate presupune a poarta
G
2
este blocat˘a cu ie¸sirea ˆın 0. Continand rat¸ionamentul, se poate face ipotez˘a a poarta G
2
este corect˘a dar
6.4. Pentru cei ce vor a devin˘a profesioni¸sti 85
Figura 6.14 Diagramele temporale referite la solut¸ia problemei 2.
intr˘arile sale sunt tot timpul ˆın stare 0. Intrarea C are o variat¸ie, ˆıns˘a cealalt˘a intrare (ie¸sirea port¸ii G
1
) ar
putea blocat˘a ˆın stare 0.
3. Analizat¸i paritatea (par˘a sau impar˘a) generat˘a de circuitele din figura 6.15:
Figura 6.15 Circuite generatoare de paritate, referite la problema 3.